混合键合原本被视为下一代高带宽内存（HBM）最重要的封装升级之一，但来自韩国媒体的最新报道显示，由于行业标准出现“放宽”，三星和SK海力士很可能在HBM4世代暂缓采用这一技术，而将其应用节点后移至HBM4E。负责制定半导体行业标准的国际组织JEDEC正在重新评估HBM堆叠厚度规范，这一变化不仅直接影响混合键合的应用时机，也在重塑头部存储厂商与大客户之间的技术博弈。
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-#Wc@\; 此前的标准设定中，下一代HBM的堆叠厚度被定义为900微米，而最新讨论则可能将HBM产品的厚度上限定进一步放宽至1000微米。这意味着芯片堆叠在保持机械与热设计可接受范围的前提下，可以以更“保守”的方式演进，而不必过早依赖混合键合等更激进的封装路线。对三星和SK海力士而言，在产线成熟度、良率和成本仍需平衡的背景下，这样的标准微调为推迟采用新工艺提供了更充足的理由。
m=}kGzIY4 75 v*& - SK海力士在今年4月曾被曝出已经验证一款采用混合键合的12层HBM样品，当时业界预期该公司会率先在HBM4量产中导入该技术。混合键合被视为应对下一代AI与高性能计算需求的关键布局，因为这些应用需要更高的堆叠层数和更大的带宽密度。在传统HBM工艺中，各层DRAM芯片通过热压键合，芯片之间布置凸点和填充材料（underfill），再利用高温与压力完成堆叠，而混合键合则通过在晶圆级直接连接金属接点以提升电性能与散热能力。
6Q wL W&p-Z"=) 韩国ZDNet的最新报道称，三星与SK海力士正考虑在HBM4阶段暂时“绕开”混合键合，将这一技术的首发节点推迟到HBM4E，同时在HBM4上继续沿用热压键合并辅以其他散热手段。报道重申了此前关于JEDEC调整厚度标准的消息：HBM4的堆叠厚度定义正从当前775微米上调到825至900微米区间，而HBM5的标准则可能从900微米进一步放宽到1000微米。在这套新参数下，厂商可以通过增加堆叠高度或优化封装结构来满足设计需求，无需立刻迈向工艺门槛更高的混合键合。
(8E Z,V: H+: $ 7; 更值得关注的是，来自大客户的需求变化同样在推动这一策略调整。报道引述消息人士称，像NVIDIA这样的“重量级买家”对于高堆叠HBM的需求节奏有所推迟，使得16层HBM堆叠的内部讨论基本处于“暂停”状态。在这种情况下，HBM4E产品也很可能继续停留在12层设计，进一步削弱了厂商在短期内采用混合键合来支持更高堆叠的紧迫性。
twN(]w}Ps| ` 8 6b 尽管如此，三星与SK海力士仍然希望获得混合键合所带来的散热收益，只是打算通过替代方案来实现。报道指出，两家公司正在积极评估多种散热装置，以在现有热压键合结构下改善导热路径，弥补填充材料作为热绝缘层的不足。在混合键合架构中，underfill材料被移除，有助于降低温度并提升稳定性，而通过额外的散热器件，厂商希望在不更换核心键合工艺的前提下，先行获得部分散热红利。
<]!IC]+ <QJmdcG 从长期看，混合键合在HBM领域仍被视为“绕不过去”的技术节点。随着HBM5E在I/O端口数量和信号密度上的持续增长，报道援引产业链消息称，在HBM5E量产时混合键合将成为“必须采用”的工艺选项。更高的输入输出终端数量意味着更密集的互连、更严苛的功耗与散热要求，而现有的热压键合结构在可靠性与性能上都将面临明显瓶颈。
tr'95'5W. woR)E0'qx 当前的技术与标准博弈也折射出HBM市场整体的微妙平衡。一方面，AI算力和大模型训练对HBM容量和带宽的追求仍在持续加速，迫使存储厂商规划更高层数、更激进的封装技术；另一方面，混合键合的成熟度、工艺良率以及封装成本仍需要时间沉淀，单纯“技术领先”并不足以说服所有参与者承担风险。JEDEC的厚度标准调整在某种程度上为产业链提供了一条中间路线，让各方有空间在安全可控的工艺边界内逐步演进产品线。
J$P]>By5: +,KuYa{lu 对于三星和SK海力士而言，如何在HBM4与HBM4E之间精确划分混合键合的导入节点，将直接影响其在AI存储市场的竞争力以及与NVIDIA等大客户的合作议价空间。如果HBM4在不采用混合键合的情况下依然能够通过堆叠厚度与散热装置满足当前需求，那么在HBM4E甚至HBM5E阶段集中火力导入新工艺，可能成为更符合商业现实的选择。但随着AI应用场景进一步扩展和对高堆叠HBM的需求重新升温，这种“延后采用”的策略也可能需要在未来数年内快速调整。
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